Cette journée apportera des éléments de réponse au travers d'une série de présentations sur les technologies émergentes destinées à accélérer et optimiser ces modèles : architectures neuromorphiques, calcul en mémoire, processeurs photoniques, ainsi que les techniques d’accélération et d’optimisation du déploiement des réseaux de neurones sur FPGA et microcontrôleurs basse consommation.
Dates : le 27 Novembre 2025 de 9:00 à 16:00
Lieu : IRT St Exupéry, Toulouse
Organisateurs : Arthur PERAIS
Thématiques : Intelligence Artificielle et Systèmes Embarqués
Les réseaux de neurones sont au cœur de la révolution de l’intelligence artificielle, mais leur déploiement reste contraint par des enjeux de puissance, de vitesse et d’efficacité énergétique.Comment concilier performance, consommation et coût ? Quelles avancées technologiques permettent d’intégrer l’IA en périphérie (edge) tout en réduisant son empreinte énergétique ?
Cette journée apportera des éléments de réponse au travers d'une série de présentations sur les technologies émergentes destinées à accélérer et optimiser ces modèles : architectures neuromorphiques, calcul en mémoire, processeurs photoniques, ainsi que les techniques d’accélération et d’optimisation du déploiement des réseaux de neurones sur FPGA et microcontrôleurs basse consommation.
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Cette présentation donnera un tour d'horizon des techniques architecturales utilisées pour concevoir des accélérateurs pour l'inférence dans les systèmes d'apprentissage machine (ML). Un focus sera fait sur l’accélération du produit de matrice à base de réseaux systoliques, comme motif de base pour le ML. Ensuite, plusieurs architectures d’accélérateurs pour le ML (GPU, TPU, NPU) seront présentées.
In highly constrained embedded systems where energy availability is limited, Field Programmable Gate Arrays (FPGAs) are often favored over the more power-hungry Graphics Processing Units (GPUs). However, the range of available solutions remains limited, with most relying on High-Level Synthesis (HLS)-to-bitstream approaches such as HLS4ML, or vendor-specific IP offerings like Vitis AI from Xilinx or VectorBlox from Microchip. In this presentation, we will introduce our generic hardware accelerator IP named ENKI and the accompanying tools for optimization and quantization. We will highlight the advantages and strengths of our accelerator, and also share a series of experiments showcasing the on-board performance across a range of FPGA-based embedded platforms.
Deep learning (DL) models are being deployed to solve various computer vision and natural language processing tasks at the edge. Integrating NN on edge devices for IoT systems enables more efficient and responsive solutions, ushering in a new age of self-sustaining Edge AI. However, Deploying NN on resource-constrained edge devices presents a myriad of challenges:
1) The inherent complexity of neural network architectures, which requires significant computational and memory capabilities.
2) The limited power budget of IoT devices makes the NN inference prone to rapid energy depletion, drastically reducing system utility.
3) The hurdle of ensuring harmony between NN and HW designs as they evolve at different rates.
4) The lack of adaptability to the dynamic runtime environment and the intricacies of input data.
Hardware-aware Neural Architecture Search (HW-NAS) has recently gained steam by automating the design of efficient DL models for a variety of various target hardware platforms.
However, HW-NAS requires excessive computational resources. Thousands of GPU days are required to evaluate and explore an architecture search space. In this talk I will present state-of-the-art approaches for HW-NAS that are based on three components: i) Surrogate models to predict quickly architecture accuracy and hardware performances to speed up HW-NAS, ii) efficient multi-objective search algorithm that explores only promising hardware and software regions of the search space, and iii) New model compression techniques that can be combined with HW-NAS to reduce the processing and memory complexities such as computation reuse and dynamic NAS.
TBA
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Alors que les grands modèles « frontier » d’IA guident les évolutions des architectures de datacenters, les technologies photoniques se taillent une part de plus en plus importante dans les interconnexions entre nœuds de calcul, notamment avec l’émergence de technologies « co-packaged optics ». Cette tendance rapproche la photonique du cœur de calcul, avec de belles perspectives d’intégration photonique avancée dans la continuité de l’intégration 3D. En poussant le concept plus avant encore, la recherche amont s’intéresse maintenant au potentiel de ces technologies photoniques pour adresser le calcul lui-même en tirant parti des interférences cohérentes qu’on peut créer dans un sous-système optique. Cette présentation s’attachera à présenter ces différentes voies de recherche, leurs opportunités et leurs grands enjeux tant pour l’IA cloud que l’IA embarquée.